晶體管微縮在 3nm 達(dá)到臨界點(diǎn)，納米片 FET 可能會(huì)取代 finFET 以滿足性能、功率、面積和成本 (PPAC) 目標(biāo)。對(duì)于 2nm 的銅互連，正在評(píng)估一項(xiàng)重大的架構(gòu)變化，這一舉措將重新配置向晶體管供電的方式。
這種方法依賴(lài)于所謂的埋入式電源軌 (BPR) 和背面配電，讓正面互連來(lái)傳輸信號(hào)。英特爾宣布將在其 20? 代（相當(dāng)于 2nm）使用其 PowerVia 結(jié)構(gòu)，其他芯片制造商正在評(píng)估類(lèi)似方案。
芯片制造商也可能會(huì)在 2nm 節(jié)點(diǎn)后盡快用釕或鉬替代一定程度的銅。其他更溫和的變化將使用低電阻通孔工藝、替代襯墊和完全對(duì)齊的通孔方法來(lái)擴(kuò)展銅鑲嵌互連。
大部分優(yōu)化發(fā)生在鏈中的薄弱環(huán)節(jié)——接觸（金屬 0）、金屬 1 和通孔，其中 RC 延遲最有可能減慢芯片速度。Veeco首席技術(shù)官 Ajit Paranjpe 表示：“對(duì)于通孔填充，勢(shì)壘、種子和通孔金屬的保形沉積可能會(huì)被鈷（甚至釕）的無(wú)勢(shì)壘沉積和自下而上填充所取代?！?/p>
互連挑戰(zhàn)始于光刻技術(shù)，在整個(gè) 5nm 工藝中都采用了 EUV，這大大增加了成本。
EUV 和 BEOL 圖案化
在 7nm 節(jié)點(diǎn) 只有少數(shù)掩模層需要EUV光刻，但在 5nm（約 30nm 金屬間距）時(shí)，這會(huì)變?yōu)?15 到 18 層。在光刻中，由于不精確對(duì)齊的特征，邊緣放置錯(cuò)誤 (EPE) 越來(lái)越受到關(guān)注。ASML研究員Robert Socha強(qiáng)調(diào)需要在 5nm 節(jié)點(diǎn)控制和減少 EPE 的貢獻(xiàn)者。一個(gè)關(guān)鍵因素是覆蓋誤差，5nm 節(jié)點(diǎn)的覆蓋預(yù)算僅為 2.5nm（5 個(gè)硅原子寬）。
KLA過(guò)程控制解決方案總監(jiān) Andrew Cross 說(shuō)：“我們已經(jīng)看到 EPE 預(yù)算中的疊加元素隨著場(chǎng)內(nèi)變化的增加而縮減得最快。”“這導(dǎo)致更高的光學(xué)覆蓋采樣、改進(jìn)的覆蓋測(cè)量技術(shù)，以及在抗蝕劑顯影和蝕刻后使用基于 SEM 的覆蓋測(cè)量，這需要光學(xué)和電子束工具之間的協(xié)同作用?！?/p>
通孔優(yōu)化
擴(kuò)展銅技術(shù)的一個(gè)關(guān)鍵策略是消除銅通孔底部的阻擋金屬 TaN。實(shí)現(xiàn)這一點(diǎn)的一種方法是選擇性地沉積自組裝單層 (SAM) 薄膜，通過(guò)原子層沉積法沉積TaN(ALD) 沿側(cè)壁，最后去除 SAM 并填充銅。在 IITC，TEL 使用雙鑲嵌集成 [1] 描述了這樣一個(gè)過(guò)程，并比較了兩個(gè)自組裝單層（A 和 B）。在 TaN 阻擋層 ALD 之后，SAM 被蒸發(fā)，然后在通孔中進(jìn)行銅化學(xué)沉積 (ELD)（見(jiàn)圖 1）。在通孔預(yù)填充之后，通過(guò) CVD 在溝槽側(cè)壁上沉積釕襯墊，然后進(jìn)行銅離子化 PVD ??填充。使用 SAM B，結(jié)果顯示通孔底部沒(méi)有 Ta (EDX)。任何 SAM 的一個(gè)關(guān)鍵方面是它可以承受大約 350°C 的 ALD 工藝溫度。
芯片制造商越來(lái)越多地將 SAM 工藝視為降低整體電阻和將銅鑲嵌工藝擴(kuò)展到 2nm 節(jié)點(diǎn)的關(guān)鍵，無(wú)論是通過(guò) CVD 還是旋涂。
另一種減少通孔底部阻擋金屬 (TaN) 體積的策略涉及從 PVD ??TaN 到 ALD TaN 的過(guò)渡，這種過(guò)渡更保形，并產(chǎn)生更薄、更連續(xù)的薄膜。預(yù)計(jì) ALD TaN 將在 5nm 節(jié)點(diǎn)上廣泛實(shí)施，可能采用 SAM 工藝。
完全對(duì)齊的通孔，選擇性沉積
完全對(duì)齊的通孔 (FAV) 背后的理念是減少通孔和線路之間的邊緣放置錯(cuò)誤的影響，這會(huì)導(dǎo)致器件故障和長(zhǎng)期可靠性問(wèn)題。自 32nm 節(jié)點(diǎn)以來(lái)，芯片制造商一直在采用自對(duì)準(zhǔn)方法，使用 TiN 硬掩模將互連對(duì)齊到下面的水平。在完全對(duì)齊的過(guò)孔中，下面和上面的過(guò)孔被注冊(cè)。有兩種方法可以實(shí)現(xiàn) FAV，通過(guò)從下面的線路蝕刻一些銅，然后圖案化并沉積通孔，或者通過(guò)在低 k 電介質(zhì)上選擇性地沉積介電膜，然后進(jìn)行通孔圖案化。
IBM和Lam Research的工程師提出了一種完全一致的方法，在簡(jiǎn)化的整體工藝中使用選擇性電介質(zhì)沉積 [2]。據(jù)該團(tuán)隊(duì)稱(chēng)，F(xiàn)AV 集成可以降低 70% 的電阻和增加 30% 的通孔接觸面積，同時(shí)保持通孔到線的可靠性（見(jiàn)圖 2）。使用銅和低 k 電介質(zhì) (SiCOH) 的 32nm 間距測(cè)試結(jié)構(gòu)，該團(tuán)隊(duì)使用濕化學(xué)方法使銅、襯墊和屏障凹陷。
“[凹槽蝕刻]與蝕刻選擇性電介質(zhì)帽結(jié)合使用時(shí)，可作為通孔引導(dǎo)圖案，減少覆蓋和臨界尺寸 (CD) 引起的邊緣放置錯(cuò)誤，”IBM 表示。選擇性的氧化鋁膜通過(guò) CVD 沉積在 low-k 上并用作部分蝕刻停止。該工藝成功的關(guān)鍵是高選擇性和有限的介電膜橫向過(guò)度生長(zhǎng)，并且與標(biāo)準(zhǔn) FAV 工藝相比沒(méi)有電阻降低或變化。IBM 表示，另一個(gè)優(yōu)勢(shì)是金屬線的縱橫比較低（因?yàn)榘疾酆軠\），這有助于填充銅。
目前，尚不清楚完全對(duì)齊的方法將變得多么流行?！皢?wèn)題在于以什么形式——在什么水平和什么間距上需要（完全對(duì)齊的通孔）？”?Imec 研究員 Zsolt Tokei 問(wèn)道。他指出，雖然凹槽蝕刻和選擇性沉積方法各有利弊，但關(guān)鍵問(wèn)題是缺陷和提高新工藝的良率。即便如此，隨著 3nm 和 2nm 節(jié)點(diǎn)的 EPE 容差越來(lái)越小，像 FAV 這樣的方法可能會(huì)變得更加引人注目。
選擇性沉積，也稱(chēng)為區(qū)域選擇性沉積 (ASD)，已經(jīng)存在了幾十年，但直到最近幾年，它才邁出了從實(shí)驗(yàn)室到晶圓廠的一步。對(duì)于 ASD，“殺手級(jí)應(yīng)用”被證明是在銅線上沉積鈷帽，與傳統(tǒng)的氮化硅帽相比，它能夠更好地控制電遷移。一些公司在 10nm 節(jié)點(diǎn)采用了該技術(shù)。與銅下方的鈷襯墊一起（襯墊也稱(chēng)為成核層或膠水層，因?yàn)樗鼈兡軌驅(qū)崿F(xiàn)金屬粘附），鈷在此方案中包裹著銅。
當(dāng)目標(biāo)是在金屬上沉積金屬或在電介質(zhì)上沉積電介質(zhì)時(shí)，選擇性 ALD 工藝表現(xiàn)最佳。根據(jù)設(shè)備供應(yīng)商的不同，可以使用不同的化學(xué)機(jī)制來(lái)保持沉積的選擇性并防止在不需要的地方沉積。對(duì)于接觸金屬化，選擇性鎢沉積可能會(huì)通過(guò)改進(jìn)填充和完全消除 TiN 勢(shì)壘來(lái)顯著降低電阻率（見(jiàn)圖 3）。通過(guò)消除側(cè)壁阻擋層和襯里，選擇性鎢還允許清潔的金屬對(duì)金屬界面，以降低整體電阻。據(jù)應(yīng)用材料公司稱(chēng)，電阻降低 40% 是可能的。
鈷和鎢
在 14 納米或 10 納米技術(shù)節(jié)點(diǎn)之前，鎢一直是與金屬/多晶硅柵極以及晶體管上的源極和漏極硅化物區(qū)域進(jìn)行電接觸的主要材料。近年來(lái)，鈷觸點(diǎn)采用了薄的 TiN 勢(shì)壘。同樣在線路或通孔中，更薄的勢(shì)壘以及更短的鈷平均自由程（10nm 對(duì)銅的 39nm）導(dǎo)致小線的電阻率更低（電子路徑更長(zhǎng)，散射會(huì)增加凈電阻）。
英特爾是第一家在接觸級(jí)生產(chǎn)中使用鈷的公司，事實(shí)上，鈷的集成問(wèn)題可能是英特爾 10nm 延遲問(wèn)題的部分原因。盡管如此，幾家芯片制造商還是在觸點(diǎn)的生產(chǎn)過(guò)程中轉(zhuǎn)而使用鈷，同時(shí)也將鈷用作銅互連的襯墊和封蓋材料。
襯墊金屬?lài)?yán)重影響縮放互連線中銅的填充質(zhì)量。在 IITC 的受邀演講中，IBM 展示了相對(duì)于 36nm 金屬結(jié)構(gòu)中的 CVD 鈷和 CVD 釕襯里，使用一種新的襯里（通過(guò) CVD [3] 摻雜鈷的釕）改善了電遷移性能。IBM 確定新的襯里具有更好的 EM 電阻，因?yàn)獒懸r里中的鈷抑制了由銅上的鈷帽引起的沿晶界的擴(kuò)散。低溫（250°C）回流的 PVD ??銅正成為密集互連的主流，而化學(xué)銅或 ECD 在全球范圍內(nèi)使用。
下一個(gè)金屬：Ru還是Mo？
看來(lái)，在 1nm 節(jié)點(diǎn)（20nm 金屬間距），從銅到另一種金屬——釕或鉬——的變化將變得必要，至少在某些層面上是這樣。有趣的是，正在探索鉬和釕作為 3D NAND 閃存晶體管中鎢的字線替代品。
對(duì)于行業(yè)替代銅的選擇，縮放特征的電阻是最重要的指標(biāo)。同樣重要的是 EM 電阻，它與長(zhǎng)期可靠性有關(guān)。釕、鉬和鈷的大部分優(yōu)勢(shì)在于可以消除襯里，從而提供更多的溝槽或通孔體積以供主要金屬占據(jù)。可以使用回流或激光退火來(lái)最大化晶粒尺寸。
“對(duì)于金屬線，釕是一種可能的替代品。雖然釕的體電阻率為 7 μohm-cm，但采用傳統(tǒng)濺射法沉積的 20nm 釕膜的有效電阻率大于 11 μohm-cm，”Veeco 的 Paranjpe 說(shuō)道?！耙虼?，正在探索替代方法，例如離子束沉積，它可以更好地控制晶體結(jié)構(gòu)和晶粒尺寸?！?/p>
釕因其低電阻率、高熔點(diǎn)、耐酸腐蝕和極低的腐蝕潛力而作為下一代互連具有吸引力。
相比之下，鉬前體比釕便宜一個(gè)數(shù)量級(jí)。在 2nm 節(jié)點(diǎn)之前，兩者都不太可能需要。
“鉬肯定更便宜，所以如果你是晶圓廠經(jīng)理，你會(huì)更開(kāi)心，”Imec 的 Tokei 說(shuō)。“但如果你是一名工程師，你需要擁有所有可用數(shù)據(jù)來(lái)在材料之間做出決定，而我們還沒(méi)有完整的數(shù)據(jù)集?！?/p>
埋入式電源軌
BPR 和背面配電 (BPD) 的組合實(shí)質(zhì)上采用了電源線和地線，這些線之前通過(guò)整個(gè)多層金屬互連進(jìn)行布線，并在晶圓背面為它們提供了一個(gè)專(zhuān)用網(wǎng)絡(luò)（見(jiàn)圖 4）。這減少了電壓 (IR) 降。
“在傳統(tǒng)互連中，您必須針對(duì)電源和信號(hào)優(yōu)化金屬 0 和金屬 1，因此電源驅(qū)動(dòng)高互連，而信號(hào)驅(qū)動(dòng)細(xì)互連。你最終會(huì)做出權(quán)衡，這對(duì)任何一方來(lái)說(shuō)都不是最優(yōu)的，”Tokei 解釋道。“通過(guò)將電源布線到背面，那里將有高大、相對(duì)較寬的互連，而前面的信號(hào)和時(shí)鐘則具有相對(duì)細(xì)長(zhǎng)的電阻線，并且顯著提高了布線能力。” 他指出，正在對(duì)這些新結(jié)構(gòu)的熱管理進(jìn)行仔細(xì)評(píng)估。
BPR 和 BPD 存在許多挑戰(zhàn)，包括如何構(gòu)建埋地電源軌，如何將配電網(wǎng)絡(luò)連接到電源軌，以及如何將電源從電源軌傳輸?shù)骄w管。這些決定將決定集成方案以及最終的功率和擴(kuò)展增益。
應(yīng)用材料公司先進(jìn)產(chǎn)品技術(shù)開(kāi)發(fā)董事總經(jīng)理 Mehul Naik 表示，制造挑戰(zhàn)會(huì)因方案而異，包括高縱橫比金屬填充、金屬和電介質(zhì)選擇，以及通過(guò)背面研磨和 CMP 減薄晶圓，其中。
英特爾宣布將在其 20? 代 (2nm) 上使用其 PowerVia，其目標(biāo)是在 2024 年實(shí)現(xiàn)大批量生產(chǎn)。半導(dǎo)體工程與英特爾的高級(jí)副總裁兼技術(shù)開(kāi)發(fā)總經(jīng)理 Ann Kelleher 討論了 PowerVia，并詢(xún)問(wèn)如何它不同于正在開(kāi)發(fā)的其他方法?！霸谧罡呒?jí)別，埋藏的電力軌道是相同的總體主題，”凱萊赫說(shuō)?！暗?，它的實(shí)現(xiàn)方式有所不同。我們將功率從晶圓背面?zhèn)魉偷骄w管。Buried Power Rail 基本上是從前端獲取它，所以你有不同的架構(gòu)來(lái)實(shí)現(xiàn)它。這是關(guān)鍵的區(qū)別?！?/p>
值得注意的是，英特爾的 PowerVia 似乎在觸點(diǎn)處連接，而 Imec 的電源軌嵌入在 STI（淺溝槽隔離）中。
Lam Research的計(jì)算產(chǎn)品副總裁 David Fried將埋地電力軌方法比作房屋的地下室?！叭绻阌玫叵率业谋扔鳎窟叾夹枰粋€(gè)樓梯間，”他說(shuō)?！澳F(xiàn)在可以從兩側(cè)訪問(wèn)一樓的物品，而不僅僅是一個(gè)。當(dāng)您可以從下方或上方訪問(wèn)晶體管時(shí)，這可以打開(kāi)一個(gè)全新的設(shè)計(jì)維度。這是一個(gè)巨大的變化。”
俱進(jìn)集團(tuán)，成立于2015年，公司以線路板樣板制造為入口，具備高端樣板和中小批量的快速交付能力。通過(guò)pcb制板、bom表采購(gòu)以及線路板貼裝等全價(jià)值鏈服務(wù)，為客戶(hù)的產(chǎn)品提供垂直整合的一站式解決方案。我們持續(xù)助力于中國(guó)電子科技持續(xù)創(chuàng)新發(fā)展，為打造一流的電子產(chǎn)品設(shè)計(jì)和制造外包服務(wù)提供商。追求全體員工物質(zhì)與精神兩方面的幸福，為人類(lèi)和社會(huì)的進(jìn)步與發(fā)展做出貢獻(xiàn)。
我們提供專(zhuān)業(yè)的設(shè)計(jì)解決方案，涵蓋pcb和pcba布局的各個(gè)方面，包括以下的板技術(shù)。
包括:
1.PCB設(shè)計(jì):免費(fèi)疊層設(shè)計(jì)和阻抗計(jì)算。
2.PCB制造:PCB制板能力1-48層，盲埋孔，銅厚最高可做12盎司
3.組件采購(gòu):BOM采購(gòu),最快3天
4.PCB組裝: 加急樣品和批量貼裝加工，只需1-3天
5.功能測(cè)試
6.電子組裝全球物流
7.單面、雙面、多層板
8.剛性電路、柔性電路和剛性-柔性電路。?
